Lenguaje Para Síntesis Y Modelado De Circuitos – Alfaomega

Lenguaje Para Síntesis Y Modelado De Circuitos

El objetivo de este libro no es únicamente el de presentar el lenguaje y su sintaxis, sino también el de introducir la metodología de trabajo inherente al lenguaje, ya que se trata del flujo de diseño actual de circuitos digitales. Además, se centra en las dos grandes áreas de aplicación del VHDL: la simulación y la síntesis automática de circuitos.

La estructura y contenido de esta obra están basados en varios años de experiencia en la enseñanza del VHDL y diseño digital, por lo que el principal objetivo perseguido por los autores es su carácter didáctico y pedagógico, sin olvidar que también va dirigido a los ingenieros que actualmente empiezan a incorporar estas técnicas de diseño a su entorno laboral. En esta tercera edición se han añadido nuevos elementos del lenguaje y ejemplos para dar cobertura a los importantes cambios y mejoras introducidos en el estándar de VHDL 2008. También se han incorporado los últimos avances en dispositivos de lógica programable, pues sigue siendo un área de fuerte evolución y cambio.

Ventajas competitivas

Puede descargar la todos los ejemplos del libro así como los problemas propuestos, Simulador VHDL VeriBest, Altera Max+Plus II Student Edition, y enlaces a las herramientas de simulación y síntesis descritas en los tutoriales del libro.

Conozca

Cómo diseñar, modelar, programar y comprobar un sistema con VHDL.

Cómo diseñar, sintetizar circuitos con VHDL.

Aprenda

La sintaxis de VHDL.

Como construir Instrumentos Virtuales VI y SubVI.

Como reducir el tiempo de desarrollo de aplicaciones para pruebas, control y diseño.

Desarrolle sus habilidades y capacidades para:

Desarrollar.

Instrumentar.

Virtualizar procesos de control industrial